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ASEV

Leitung:Prof. Dr.-Ing. H. Blume, Jun.-Prof. Dr.-Ing. G. Payá-Vayá
Bearbeitung:Dipl.-Ing. Nico Mentzer
Laufzeit:Mai 2010 - April 2013
Förderung durch:Bundesministerium für Bildung und Forschung (BMBF)

Bild ASEV

Projektziel

In diesem Teilvorhaben des vom BMBF geförderten Projektes "Automatische Situationseinschätzung für ereignisgesteuerte Videoüberwachung (ASEV)" wird eine Hardware-Architektur konzipiert, die die schritthaltende Umsetzung der SIFT (Scale Invariant Feature Transform) Merkmalsextraktion ermöglicht. Die SIFT-Merkmale werden zur robusten Objektidentifikation und -verfolgung in einer ereignisgesteuerten, kamerabasierten Überwachung des äußerst sicherheitskritischen Flughafenvorfeldes genutzt. Mit einem Demonstrator am Projektende ist die Leistungsfähigkeit der Architektur im realen Einsatz gezeigt worden.

Motivation

Eine Objekterkennung, die SIFT-Merkmale nutzt, hat den Vorteil, dass Objekte unabhängig von ihrer Größe und Lage im aufgenommenen Bild wiedererkannt werden können. Eine schritthaltende Extraktion und die Verarbeitung von SIFT-Merkmale stellen eine besondere Herausforderung dar. Selbst mit optimierten CPU-Implementierung beträgt die Berechnung pro Bild immer noch einige Sekunden. Wünschenswert ist zudem, die Merkmale möglichst kameranah in einem eingebetteten System zu extrahieren und zu verarbeiten. Dies stellt nicht nur hohe Ansprüche an die Rechenleistung, sondern auch an die Verlustleistung des Systems. Ein Grafikkarten-basiertes System besitzt eine Leistungsaufnahme von bis zu 200 W oder mehr und kommt daher für den Einsatz in einem eingebetteten System nicht in Frage.

Beitrag des IMS

In diesem vom BMBF geförderten Teilvorhaben im Rahmen des ASEV-Projektes wird daher durch das IMS ein Konzept für eine Hardware-Architektur für eine schritthaltende SIFT-Merkmalsextraktion und -verarbeitung erarbeitet und implementiert. Die Hardware-Architektur besteht dabei aus einem für die SIFT-Merkmalsextraktion und -verarbeitung angepassten Application-Specific Instruction-Set Processor (ASIP). Der spezielle Prozessor ermöglicht die Umsetzung eines innovativen und robusten Sicherheitssystems auf Basis von SIFT Merkmalen im Rahmen des ASEV-Projektes.
Für den im Projekt geplanten Demonstrator wird die Hardware-Architektur auf ein FPGA (Field Programmable Gate Array) abgebildet. Ein FPGA bietet dabei die notwendige Flexibilität, um unterschiedliche Konfigurationen der Hardware-Architektur in diesem Projekt zu erforschen und zu untersuchen.
In einer abschließenden ASIC-Design-Studie (ASIC = Application Specific Integrated Circuit) werden die Kosten für eine Realisierung der entstandenen Hardware-Architektur in einer integrierten Schaltung als heterogenes System-on-Chip ermittelt, um die Basis für eine mögliche Kommerzialisierung im Anschluss an das Projekt zu legen. Wichtige Kriterien sind hierbei die für eine spätere wirtschaftliche Verwertung der Projektergebnisse relevanten Implementierungsdaten (Siliziumfläche, Durchsatzrate, Verlustleistungsaufnahme etc.).

Publikationen

Fenzi, M.; Mentzer, N.; Payá Vayá, G.; Nguyen, T.; Risse, T.; Blume, H.; Ostermann, J.; (2014): Automatic Situation Assessment for Event-driven Video Analysis, Proceedings of 11th IEEE International Conference on Advanced Video and Signal-Based Surveillance (2014)

Übersicht