InstitutPersonenverzeichnis
Guillermo Payá Vayá

apl. Prof. Dr.-Ing. Guillermo Payá Vayá

apl. Prof. Dr.-Ing. Guillermo Payá Vayá
Adresse
Appelstraße 4
30167 Hannover
Gebäude
Raum
305
apl. Prof. Dr.-Ing. Guillermo Payá Vayá
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  • Publikationsliste

    Konferenzbeiträge

    • Nolting, S.; Payá-Vayá, G.; Schmädecke, I.; Blume, H. (2012): Evaluation of a Generic Radix-4 CORDIC Coprocessor Tightly Coupled with a Generic VLIW-SIMD ASIP ArchitectureICT.OPEN 2012 Conference
    • Hartig, J.; Payá-Vayá, G.; Blume, H. (2012): Design and Analysis of a Structured-ASIC Architecture for Implementing Generic VLIW-SIMD ProcessorsICT.OPEN 2012 Conference
      ISBN: 978-90-73461-80-2
    • Giesemann, F.; Payá-Vayá, G.; Blume, H. (2012): A Hardware/Software Environment for Specializing Dynamic Reconfigurable Generic VLIW-SIMD ASIP ArchitectureICT.OPEN 2012 Conference
    • Payá-Vayá, G.; Burg, R.; Blume, H. (2012): Dynamic Data-Path Self-Reconfiguration of a VLIW-SIMD Soft-Processor ArchitectureWorkshop on Self-Awareness in Reconfigurable Computing Systems (SRCS) in conjunction with the 2012 International Conference on Field Programmable Logic and Applications (FPL 2012), (26-29) Weitere Informationen
    • Nolting, S.; Vaya, P.; Blume, H. (2011): Optimizing VLIW-SIMD Processor Architectures for FPGA ImplementationICT.OPEN 2011 Conference (Veldhoven, Netherlands), USB-Proceedings
    • Payá-Vayá, G.; Martín-Langerwerf, J.; Taptimthong, P.; Pirsch, P. (2007): Design Space Exploration of Media Processors: A Parameterized SchedulerProceedings of the Intl. Conference on Embedded Computer Systems: Architectures, Modeling and Simulation (IC-SAMOS 2007), IEEE (41-49)
      DOI: 10.1109/ICSAMOS.2007.4285732
      ISBN: 1424410584
    • Payá-Vayá, G.; Jambor, T.; Septinus, K.; Hesselbarth, S.; Flatt, H.; Freisfeld, M.; Pirsch, P. (2007): CHIPDESIGN - From Theory to Real WorldProceedings of the Workshop on Computer Architecture Education in conjunction with the 34th International Symposium on Computer Architecture, ACM (58-64) Weitere Informationen
      ISBN: 978-1-59593-797-1
    • Payá-Vayá, G.; Langerwerf, M.; Pirsch, P. (2007): Design Space Exploration of Media Processors: A Generic VLIW Architecture and a Parameterized SchedulerARCS 2007, LNCS 4415, Springer-Verlag, Berlin Heidelberg (254-267)
      DOI: 10.1007/978-3-540-71270-1_19
      ISBN: 3540712674
    • Payá-Vayá, G.; Martín-Langerwerf, J.; Pirsch, P. (2007): RAPANUI: A case study in Rapid Prototyping for Multiprocessor System-on-Chip10th EUROMICRO Conference on Digital System Design (DSD 2007): Architectures, Methods and Tools, IEEE Conference Publishing Services, Los Alamitos (California, USA) (215-221)
      DOI: 10.1109/DSD.2007.4341471
      ISBN: 9780769529783
    • Payá-Vayá, G.; Seifert, C.; Blume, H. (2013): Design of Application-Specific Instruction-Set Processors for Digital Hearing Aid Systems1st Russian German Conference on Biomedical Engineering (RGC 2013), Proceedings of 1st Russian German Conference on Biomedical Engineering (RGC 2013), B. Chichkov, E. Fadeeva, L.A. Kahrs, T. Ortmaier, PZH Verlag (32)
      ISBN: 978-3-944586-25-0
    • Nowosielski, R.; Gerlach, L.; Payá-Vayá, G.; Hesselbarth, S.; Blume, H. (2013): Methodology for Observation and Evaluation of Fault Tolerance Implementations inside High Temperature ASICsConference ICT.OPEN 2013, Proceedings of ICT.OPEN 2013, (97--101), Eindhoven, Netherlands Weitere Informationen
      ISBN: 978-90-73461-84-0
    • Dellavale, D.; Leibold, C.; Payá-Vayá, G.; Blume, H.; Alam, M.; Schwabe, K.; Krauss, J. (2013): Optimization of a Phase–to–Amplitude Coupling Algorithm for Real–Time Processing of Brain Electrical SignalsConference ICT.OPEN 2013, Proceedigns of ICT.OPEN 2013, (68--73) Weitere Informationen
      ISBN: 978-90-73461-84-0
    • Werner, N.; Payá-Vayá, G.; Blume, H. (2013): Case Study: Using the Xtensa LX4 Configurable Processor for Hearing Aid ApplicationsConference ICT.OPEN 2013, Proceedings of ICT.OPEN 2013, (27-32) Weitere Informationen
      ISBN: 978-90-73461-84-0
    • Seifert, C.; Payá-Vayá, G.; Blume, H. (2013): A Multi-Channel Audio Extension Board for Binaural Hearing Aid SystemsConference ICT.OPEN 2013, Proceedings of ICT.OPEN 2013, (33--37) Weitere Informationen
      ISBN: 978-90-73461-84-0
    • Payá-Vayá, G. (2013): ASIP-Architekturen für digitale Hörgerätesysteme – Ergebnisse aus dem Exzellenzcluster Hearing4allDESIGN&ELEKTRONIK-Entwicklerforum "Electronics goes medical", Tagunsunterlagen DESIGN&ELEKTRONIK-Entwicklerforum "Electronics goes medical"
      ISBN: 978-3-645-50123-1
    • Payá-Vayá, G.; Martín-Langerwerf, J.; Giesemann, F.; Blume, H.; Pirsch, P. (2009): Instruction Merging to Increase Parallelism in VLIW ArchitecturesInternational Symposium on System-on-Chip 2009, Intl. Symposium on System-on-Chip, J. Nurmi, J. Takala, O. Vainio, IEEE (143-146)
      DOI: 10.1109/SOCC.2009.5335660
      ISBN: 978-1-4244-4465-6
    • Payá-Vayá, G.; Peiro, M.; Ballester, F.; Herrero, V.; Colom, R. (2003): New Lifting Folded Pipelined Discrete Wavelet Transform ArchitectureVLSI Circuits and Systems, SPIE International Symposium on Microtechnologies for the New Millennium, 5117, Jose F. Lopez, Juan A. Montiel-Nelson, and Dimitris Pavlidis, SPIE (351-360)
      DOI: 10.1117/12.499049
      ISBN: 0-8194-4977-6
    • Payá-Vayá, G.; Peiro, M.; Ballester, F.; Herrero, V.; Mora, F. (2003): Lifting Folded Pipelined Discrete Wavelet Packet Transform ArchitectureVLSI Circuits and Systems, SPIE International Symposium on Microtechnologies for the New Millennium, 5117, Jose F. Lopez, Juan A. Montiel-Nelson, and Dimitris Pavlidis, SPIE (312-328)
      DOI: 10.1117/12.498992
      ISBN: 0-8194-4977-6
    • Payá-Vayá, G.; Peiro, M.; Ballester, F.; Gadea, R.; Colom, R. (2003): New Distributed Arithmetic Discrete Wavelet Packet Transform ArchitectureVLSI Circuits and Systems, SPIE International Symposium on Microtechnologies for the New Millennium, 5117, Jose F. Lopez, Juan A. Montiel-Nelson, and Dimitris Pavlidis, SPIE (370-378)
      DOI: 10.1117/12.499056
      ISBN: 0-8194-4977-6
    • Payá-Vayá, G.; Martín-Langerwerf, J.; Blume, H.; Pirsch, P. (2010): A Forwarding-sensitive Instruction Scheduling Approach to Reduce Register File Constraints in VLIW ArchitecturesApplication-specific Systems, Architectures and Processors, 2010. ASAP 2010. 21th IEEE International Conference on, François Charot, Frank Hannig, Jürgen Teich, and Christophe Wolinski, IEEE (151-158)
      ISBN: 978-1-4244-6965-9
    • Payá-Vayá, G.; Martín-Langerwerf, J.; Banz, C.; Giesemann, F.; Pirsch, P.; Blume, H. (2010): VLIW Architecture Optimization for an Efficient Computation of Stereoscopic Video ApplicationsThe 2010 International Conference on Green Circuits and Systems, IEEE (457-462)
      ISBN: 978-1-4244-6877-5
    • Cerda, J.; Gadea, R.; Payá-Vayá, G. (2003): Implementing a Margolus Neighborhood Cellular Automata on a FPGA7th International Work-Conference on Artificial and Natural Neural Networks (IWANN'03), LNCS - Artificial Neural Nets Problem Solving Methods(2687), Springer Berlin / Heidelberg (121-128)
      DOI: 10.1007/3-540-44869-1_16
      ISBN: 978-3-540-40211-4
    • Payá-Vayá, G.; Peiro, M.; Ballester, J.; Cerda, J. (2003): A New Inverse Discrete Wavelet Packet Transform ArchitectureProceedings of the Seventh International Symposium on Signal Processing and Its Applications (ISSPA'03), II, IEEE (443-446)
      DOI: 10.1109/ISSPA.2003.1224909
      ISBN: 0-7803-7946-2
    • Payá-Vayá, G.; Martín-Langerwerf, J.; Moch, S.; Pirsch, P. (2009): An Enhanced DMA Controller in SIMD Processors for Video ApplicationsArchitecture of Computing Systems - ARCS 2009, Lecture Notes in Computer Science(Vol. 5455/2009), Berekovic et al., Springer Berlin / Heidelberg (159-170)
      DOI: 10.1007/978-3-642-00454-4_17
      ISBN: 978-3-642-00453-7
    • Payá-Vayá, G.; Mocholi, A.; Sanchez, C.; Ibanez, F. (2002): Sensorial Module of a Module Robot based on Ultrasonic SensorsInternational Conference on Communication, Electronics and Control (TELEC'02), (95)
      ISBN: 84-8138-506-2
    • Patino, M.; Peiro, M.; Ballester, F.; Payá-Vayá, G. (2003): Evaluation of 2D-DCT Architecture for FPGAXVIII Conference on Design of Circuits and Integrated Systems (DCIS 2003), IEEE (557-561)
      ISBN: 84-87087-40-X
    • Payá-Vayá, G.; Martinez-Peiro, M.; Ballester, J.; Gadea, R.; Herrero, V. (2002): Fast Ethernet Media Access Controller CoreDesigners' Forum Proceedings of Design, Automation and Test in Europe (DATE'02), (183-186)
    • Patino, M.; Peiro, M.; Ballester, F.; Payá-Vayá, G. (2004): 2D-DCT on FPGA by Polynomial Transformation in Two-DimensionsProceedings of the 2004 International Symposium on Circuits and Systems (ISCAS '04), 3, IEEE (365-368)
      ISBN: 0-7803-8251-X
    • Payá-Vayá, G.; Peiró, M.; Ballester, F.; Mora, F. (2003): Fully Parameterized Discrete Wavelet Packet Transform Architecture Oriented to FPGA13th International Conference on Field Programmable Logic and Application (FPL 2003), LNCS 2778, Springer Berlin / Heidelberg (533-542)
      DOI: 10.1007/978-3-540-45234-8_52
      ISBN: 978-3-540-40822-2
    • Weißbrich, M.; Roskamp, S.; Webering, F.; Blume, H.; Payá-Vayá, G. (2020): Improving the Performance of a High-Temperature DSP Using Circuit-Level Timing SpeculationCadenceLIVE Europe 2020 (accepted for presentation)
    • Fenzi, M.; Mentzer, N.; Payá Vayá, G.; Nguyen, T.; Risse, T.; Blume, H.; Ostermann, J.; (2014): Automatic Situation Assessment for Event-driven Video AnalysisProceedings of 11th IEEE International Conference on Advanced Video and Signal-Based Surveillance (2014)
      DOI: 10.1109/AVSS.2014.6918641
    • Mentzer, N.; Payá Vayá, G.; Blume, H.; von Egloffstein, N.; Ritter, W. (2014): Instruction-Set Extension for an ASIP-based SIFT Feature ExtractionProceedings of International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation
      DOI: 10.1109/SAMOS.2014.6893230
    • Giesemann, F.; Paya Vaya, G.; Blume, H.; Limmer, M.; Ritter, W. (2014): A Comprehensive ASIC/FPGA Prototyping Environment for Exploring Embedded Processing Systems for Advanced Driver Assistance ApplicationsInternational Conference on Embedded Computer Systems: Architecture, Modeling and Simulation (SAMOS), 2014
    • Arndt, O. J.; Becker, D.; Giesemann, F.; Payá Vayá, G.; Bartels, C.; Blume, H. (2014): Performance Evaluation of the Intel Xeon Phi Manycore Architecture Using Parallel Video-Based Driver Assistance AlgorithmsIntl. Conf. Embedded Computer Systems (SAMOS XIV), IEEE (125 - 132)
      DOI: 10.1109/SAMOS.2014.6893203
    • Hartig, J.; Gerlach, L.; Payá-Vayá, G.; Blume, H. (2014): Customizing a VLIW-SIMD Application-Specific Instruction-Set Processor for Hearing Aid DevicesIEEE International Workshop on Signal Processing Systems 2014 (SiPS), Belfast, UK
      DOI: 10.1109/SiPS.2014.6986072
    • Nowosielski, R.; Gerlach, L.; Bieband, S.; Payá-Vayá, G.; Blume, H. (2015): FLINT: Layout-Oriented FPGA-Based Methodology for Fault Tolerant ASIC DesignProceedings of Design, Automation & Test in Europe (DATE2015), Grenoble, France
      ISBN: 978-3-9815-3704-8
    • Nowosielski, R.; Hartig, J.; Payá-Vayá, G.; Blume, H.; Garcia-Ortiz, A. (2015): Exploring Different Approximate Adder Architecture Implementations in a 250°C SOI Technology1st Workshop On Approximate Computing (WAPCO), HiPEAC 2015 Weitere Informationen
    • Bartels, C.; Zhang, C.; Payá-Vayá, G.; Blume, H. (2015): A Synthesizable Temperature Sensor on FPGA using DSP-Slices for Reduced Calibration Overhead and Improved StabilityArchitecture of Computing Systems (ARCS 2015), Best Paper Award
      ISBN: ISBN 978-3-319-16086-3
    • Nolting, S.; Payá-Vayá, G.; Giesemann, F.; Blume, H. (2015): Exploring Dynamic Reconfigurable CORDIC Co-Processors Tightly Coupled with a VLIW-SIMD Soft-Processor Architecture11th International Symposium on Applied Reconfigurable Computing (ARC 2015)
    • Pfefferkorn, Daniel; Schmider, Achim; Payá Vayá, Guillermo ; Neuenhahn, Martin; Blume, Holger (2015): FNOCEE: A Framework for NoC Evaluation by FPGA-based EmulationSAMOS 2015
      DOI: 10.1109/SAMOS.2015.7363663
    • Gerlach, L.; Payá Vayá, G.; Blume, H. (2015): An Area Efficient Real- and Complex-Valued Multiply-Accumulate SIMD Unit for Digital Signal Processors2015 IEEE Workshop on Signal Processing Systems, Hangzhou, China Weitere Informationen
      DOI: 10.1109/SiPS.2015.7345019
    • Seifert, C.; Payá-Vayá, G.; Blume, H.;Herzke, T.;Hohmann, V. (2015): A Mobile SoC-Based Platform for Evaluating Hearing Aid Algorithms and ArchitecturesConsumer Electronics - Berlin (ICCE-Berlin), 2015 5th IEEE International Conference on
    • Gerlach, L.; Payá-Vayá, G.; Blume, H. (2016): A Low Latency Multichannel Audio Interface for Low Power SIMD Digital Signal ProcessorsICT.OPEN2016, Amersfoort, Netherlands
      ISBN: 978-90-73461-932
    • Dürre, J.; Payá Vayá, G.; Blume, H. (2016): Teaching Digital Logic Circuit Design via Experiment-Based Learning - Print your own Logic CircuitProceedings of the 20th World Multi-Conference on Systemics, Cybernetics and Informatics (WMSCI 2016), Orlando, USA
    • Gerlach, L.; Payá Vayá, G.; Blume, H. (2016): Efficient Emulation of Floating-Point Arithmetic on Fixed-Point SIMD Processors2016 IEEE International Workshop on Signal Processing Systems (SiPS), Dallas, United States Weitere Informationen
      DOI: 10.1109/SiPS.2016.52
    • Nolting, S.; Payá Vayá, G.; Giesemann, F.; Blume, H. (2016): Dynamic Self-Reconfiguration of a MIPS-Based Soft-Processor Architecture2016 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW)
      DOI: 10.1109/IPDPSW.2016.158
    • Behmann, N.; Seifert, C.; Payá Vayá, G.; Blume, H.; Jääskeläinen, P.; Multanen, J.; Kultala, H.; Takala, J.; Thiemann, J.; van de Par, S. (2016): Customized High Performance Low Power Processor for Binaural Speaker LocalizationInternational Conference on Electronics, Circuits and Systems (ICECS 2016), IEEE
    • Seifert, C.; Thiemann, J.; Gerlach, L.; Volkmar, T.; Payá-Vayá, G.; Blume, H.; van de Par, S. (2017): Real-Time Implementation of a GMM-Based Binaural Localization Algorithm on a VLIW-SIMD ProcessorInternational Conference on Multimedia and Expo (ICME) 2017, IEEE
      DOI: 10.1109/ICME.2017.8019478
    • Webering, F.; Payá-Vayá, G.; Aditya, E.; Dürre, J.; Blume, H. (2017): An Integrated Heated Testbench for Characterizing High Temperature ICs [Best Flash Presentation Award]ICT.OPEN2017, Amersfoort, Netherlands
    • Meyer, B. T.; Mallidi, S. H.; Castro Martínez, A. M.; Payá-Vayá, G.; Kayser, H.; Hermansky, H. (2016): Performance Monitoring for Automatic Speech Recognition in Noisy Multi-Channel Environments2016 IEEE Spoken Language Technology Workshop (SLT)
      DOI: 10.1109/SLT.2016.7846244
    • Gerlach, L.; Marquardt, D.; Payá Vayá, G.; Liu, S.; Weißbrich, M.; Doclo, S.; Blume, H. (2017): Analyzing the Trade-Off between Power Consumption and Beamforming Algorithm Performance using a Hearing Aid ASIPEmbedded Computer Systems: Architectures, Modeling, and Simulation (SAMOS), 2017 International Conference on, IEEE, Pythagorion, Greece Weitere Informationen
      DOI: 10.1109/SAMOS.2017.8344615
    • Hartig, J.; Payá Vayá, G.; Mentzer, N.; Blume, H. (2017): Balanced Application-Specific Processor System for Efficient SIFT-Feature DetectionIEEE International Conference on Embedded Computer Systems: Architectures, Modeling, and Simulation (SAMOS XVII), Stamatis Vassiliadis Best Paper Award, 2017
      DOI: 10.1109/SAMOS.2017.8344614
    • Giesemann, F.; Payá-Vayá, G.; Gerlach, L.; Blume, H.; Pflug, F.; von Voigt, G. (2017): Using a Genetic Algorithm Approach to Reduce Register File Pressure during Instruction SchedulingInternational Conference on Embedded Computer Systems: Architectures, Modeling, and Simulation 2017 (SAMOS XVII)
      DOI: 10.1109/SAMOS.2017.8344626
    • Weißbrich, M.; Payá-Vayá, G.; Gerlach, L.; Blume, H.; Najafi, A.; García-Ortiz, A. (2017): FLINT+: A Runtime-Configurable Emulation-Based Stochastic Timing Analysis Framework2017 27th International Symposium on Power and Timing Modeling, Optimization and Simulation (PATMOS)
      DOI: 10.1109/PATMOS.2017.8106956
    • Nolting, S.; Giesemann, F.; Hartig, J.; Schmider, A.; Payá-Vayá, G (2017): Application-Specific Soft-Core Vector Processor for Advanced Driver Assistance Systems27th International Conference on Field-Programmable Logic and Applications 2017, Ghent, Belgium
    • Nolting, S.; Liu, L.; Payá-Vayá, G. (2017): Two-LUT-Based Synthesizable Temperature Sensor for Virtex-6 FPGA Devices27th International Conference on Field-Programmable Logic and Applications 2017, Ghent, Belgium
    • Hartig, J.; Payá Vayá, G.; Heymann, H.; Blume, H. (2017): Tool-Supported Design Space Exploration of a Processor System for SIFT-Feature DetectionIEEE International Conference on Consumer Electronics (ICCE), Berlin, 2017
      DOI: 10.1109/ICCE-Berlin.2017.8210619
    • Najafi, A.; Weißbrich, M.; Payá Vayá, G.; García-Ortiz, A. (2017): A Fair Comparison of Adders in Stochastic Regime2017 27th International Symposium on Power and Timing Modeling, Optimization and Simulation (PATMOS)
    • Nolting, S.; Gesper, S.; Schmider, A.; Weißbrich, M.; Stuckenberg, T.;Blume, H.; Paya-Vaya, G. (2018): Processor Architecture Tradeoffs for On-Site Electronics in Harsh EnvironmentsCDNLive 2018, Munich
    • Weißbrich, M.; Najafi, A.; García-Ortiz, A.; Payá Vayá, G. (2018): ATE-Accuracy Trade-Offs for Approximate Adders and Multipliers in Pipelined Processor Datapaths2018 Third Workshop on Approximate Computing (AxC18, www.lirmm.fr/axc18)
    • Herzke, T.; Kayser, H.; Seifert, C.; Maanen, P.; Obbard, C.; Payá-Vayá, G.; Blume, H.; Hohmann, V. (2018): Open Hardware Multichannel Sound Interface for Hearing Aid Research on BeagleBone Black with openMHA: Cape4allProceedings of the Linux Audio Conference 2018
      DOI: 10.14279/depositonce-7046
    • Jaaskelainen, P.; Tervo, A.; Paya Vaya, G.; Viitanen, T.; Behmann, N.; Takala, J.; Blume, H. (2018): Transport-Triggered Soft CoresIEEE Intl. Parallel and Distributed Processing Symposium
    • Behmann, N.; Payá Vayá, G.; Blume, H. (2019): Design Space Exploration for Convolutional Neural Networks on a 22 nm FD-SOI SoCEmbedded World Conference (ewc), Nürnberg
    • Behmann, N.; Payá Vayá, G.; Blume, H. (2019): CNN Design Space Exploration on Tensilica Vision P6 DSPCadence User Conference (CDNLive EMEA 2019), München, Germany
    • Gesper, S.; Weißbrich, M., Nolting, S.; Stuckenberg, T.; Jääskeläinen, P.; Blume, H.; Payá-Vayá, G. (2019): Evaluation of Different Processor Architecture Organizations for On-Site Electronics in Harsh EnvironmentsEmbedded Computer Systems: Architectures, Modeling, and Simulation (SAMOS XIX), 2019 International Conference on, Springer LNCS, Pythagorion, Greece (accepted)
    • Karrenbauer, J.;Gerlach, L.;Payá-Vayá, G.;Blume, H. (2019): Automated Design Space Exploration of Digital Audio Processors for Hearing AidsCDNLive 2019, Munich
    • Gerlach, L.; Payá-Vayá, G.; Blume, H. (2019): KAVUAKA: A Low Power Application Specific Hearing Aid Processor27th IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC 2019), Cuzco, Perú
      DOI: 10.1109/VLSI-SoC.2019.8920354
    • Blume, H.; Payá-Vayá, G.; Gerlach, L. (2019): KAVUAKA: A low power application specific hearing aid processor53rd Annual Conference of the German Society for Biomedical Engineering Weitere Informationen
    • Karrenbauer, J.;Gerlach, L.;Payá-Vayá, G.;Blume, H. (2019): Evaluation and Optimization of a Tensilica Processor for Hearing AidsTensilica Day 2019, Hannover
    • Karrenbauer, J.; Gerlach, L.; Payá-Vayá, G.; Blume, H. (2020): Design Space Exploration Framework for Tensilica-Based Digital Audio Processors in Hearing AidsInternational Conference on Modern Circuits and Systems Technologies (MOCAST) on Electronics and Communications (accepted for publication)
    • Gerlach, L.; Stuckmann, F.; Blume, H.; Payá-Vayá, G. (2020): Issue-Slot Based Predication Encoding Technique for VLIW ProcessorsInternational Conference on Modern Circuits and Systems Technologies (MOCAST) on Electronics and Communications (accepted for publication)
    • Weißbrich, M.; García-Ortiz, A.; Payá-Vayá, G. (2020): A Runtime-Configurable Operand Masking Technique for Energy-Efficient Approximate Processor Architectures2020 International Conference on Modern Circuit and Systems Technologies (MOCAST 2020, accepted for publication)
    • Wahalla, M.; Paya-Vaya, G.; Blume H. (2020): CereBridge: An Efficient, FPGA-based Real-Time Processing Platform for True Mobile Brain-Computer Interfaces42nd Annual International Conference of the IEEE Engineering in Medicine & Biology Society (EMBC) Weitere Informationen
      DOI: 10.1109/EMBC44109.2020.9175623

    Journalbeiträge

    • Payá-Vayá, G.; Martín-Langerwerf, J.; Pirsch, P. (2010): A Multi-Shared Register File Structure for VLIW ProcessorsJournal of Signal Processing Systems, 58(2), Springer New York (215-231)
      DOI: 10.1007/s11265-009-0355-2
      ISBN: 1939-8018 (Print) 1939-8115 (Online)
    • Mentzer, N.; Payá Vayá, G.; Blume, H. (2015): Analyzing the Performance-Hardware Trade-off of an ASIP-based SIFT Feature ExtractionJournal of Signal Processing Systems
      DOI: 10.1007/s11265-015-0986-4
    • Payá-Vayá, G.; Bartels, C.; Blume, H. (2017): Small footprint synthesizable temperature sensor for FPGA devicesJournal of Systems Architecture, Volume 76, p. 28–38 Weitere Informationen
      DOI: 10.1016/j.sysarc.2017.03.005
    • Weide-Zaage, K.; Payá-Vayá, G. (2017): COTS – Harsh Condition Effects Considerations from Technology to User LevelAdv. Sci. Technol. Eng. Syst. J. 2(3), 1592-1598 (2017)
      ISBN: ISSN: 2415-6698
    • Nolting, S.; Payá-Vayá, G.; Giesemann, F.; Blume, H.; Niemann, S.; Müller-Schloer, C. (2017): Dynamic Self-Reconfiguration of a MIPS-Based Soft-Core Processor ArchitectureJournal of Parallel and Distributed Computing Weitere Informationen
      DOI: 10.1016/j.jpdc.2017.09.013
    • Najafi, A.; Weißbrich, M.; Payá Vayá, G.; García-Ortiz, A. (2018): Coherent Design of Hybrid Approximate Adders: Unified Design Framework and MetricsIEEE Journal on Emerging and Selected Topics in Circuits and Systems, Vol.8, Issue 4, pp. 736-745
      DOI: 10.1109/JETCAS.2018.2833284
    • Castro Martinez, A.M.; Gerlach, L.; Payá-Vayá, G.; Hermansky, H.; Ooster, J.; Meyer, B.T. (2018): DNN-based performance measures for predicting error rates in automatic speech recognition and optimizing hearing aid parametersSpeech Communication
      DOI: 10.1016/j.specom.2018.11.006
    • Weißbrich, M.; Gerlach, L.; Blume, H.; Najafi, A.; García-Ortiz, A.; Payá-Vayá, G. (2019): FLINT+: A Runtime-Configurable Emulation-Based Stochastic Timing Analysis FrameworkIntegration, the VLSI Journal
      DOI: 10.1016/j.vlsi.2019.01.002
    • Mentzer, N.; Mahr, J.; Payá-Vayá, G.; Blume, H. (2018): Online Stereo Camera Calibration for Automotive Vision based on HW-accelerated A-KAZE-feature ExtractionJournal of Systems Architecture (in press)
      DOI: 10.1016/j.sysarc.2018.11.003
    • Weißbrich, M.; García-Ortiz, A.; Payá-Vayá, G. (2019): Comparing Vertical and Horizontal SIMD Vector Processor Architectures for Accelerated Image Feature ExtractionJournal of Systems Architecture
      DOI: 10.1016/j.sysarc.2019.101647
    • Giesemann, F.; Gerlach, L.; Payá-Vayá, G.; (2020): Evolutionary Algorithms for Instruction Scheduling, Operation Merging, and Register Allocation in VLIW CompilersJournal of Signal Processing Systems, (), 1-24
      DOI: 10.1007/s11265-019-01493-2

    Dissertationen

    • Payá Vayá, G. (2011): Design and Analysis of a Generic VLIW Processor for Multimedia ApplicationsInformationstechnik, Informationstechnik, Shaker Verlag (194)
      DOI: 10.2370/9783844000641
      ISBN: 978-3-8440-0064-1

    Sonstiges

    • Payá-Vayá, G.; Seifert, C.; Blume, H. (2013): Application-Specific Instruction-Set Processors for Ultra-Low-Power Hearing Aid Devices26th International System-on-Chip Conference (SOCC 2013) (invited poster and demo presentation)
    • Gerlach, L.; Payá Vayá, G.; Blume, H. (2015): FPGA-Based Rapid Prototyping for Exploring and Optimizing Hearing Aid Processors10th International Symposium on Reconfigurable Communication-centric Systems-on-Chip (ReCoSoC 2015), Bremen, Germany
    • Payá Vayá, G.; Gerlach, L.; Nowosielski, R.; Blume, H. (2015): FLINT: Layout-Oriented FPGA-Based Methodology for Fault Tolerant ASIC Design10th International Symposium on Reconfigurable Communication-centric Systems-on-Chip (ReCoSoC 2015), Bremen, Germany
    • Gerlach, L.; Nolting, S.; Blume, H.; Payá Vayá, G.; Stolberg, H.; Reuter, C. (2016): A Highly Optimized Arithmetic Software Library and Hardware Co-processor IP for Fixed-Point VLIW-SIMD Processor ArchitecturesTechnology Transfer in Computing Systems (TETRACOM Technology Transfer Project (TTP), 2016), Prague, Czech Republic
    • Gerlach, L.; Seifert, C.; Payá-Vayá, G.; Blume, H. (2016): Instruction-Set Extension based on a 2D Sound Source Localization Algorithm on a Low Power Hearing Aid SystemTensilica Day—Trends in Modern Design of Configurable Processors 2016, Hannover, Germany
    • Mentzer, N.; Payá-Vayá, G.; Blume, H. (2016): Analyzing the Performance-Hardware Trade-off of ASIP-based Image Feature ExtractionTensilica Day 2016
    • Mentzer, N.; Payá-Vayá, G.; Blume, H. (2012): An ASIP Approach to Find Local Features in Video-Based Surveillance ApplicationsCommunications Signal Processing Workshop 2012 (CSPW 2012)
    • Gerlach, L.; Payá-Vayá, G.; Blume, H. (2017): Low-Power Optimization of a VLIW-SIMD ASIP for Hearing Aid DevicesTensilica Day—Trends in Modern Design of Configurable Processors 2017, Hannover, Germany
    • Payá-Vayá, G.; Roskamp, S.; Webering, F.; Blume, H. (2017): Improving the Processing Performance of a DSP for High Temperature Electronics using Circuit-Level Timing SpeculationTensilica Day—Trends in Modern Design of Configurable Processors
    • Payá-Vayá, G.; Gerlach, L.; Blume, H. (2018): The KAVUAKA Hearing Aid ProcessorTensilica Day—Trends in Modern Design of Configurable Processors 2018, Hannover, Germany
    • Gerlach, L.; Payá-Vayá, G.; Blume, H. (2018): Analyzing the Trade-Off between Power Consumption and Beamforming Algorithm Performance using a Hearing Aid ASIPTensilica Day—Trends in Modern Design of Configurable Processors 2018, Hannover, Germany
    • Gerlach, L.; Seifert, C.; Payá-Vayá, G.; Blume, H. (2018): Real-Time Implementation of a GMM-Based Binaural Localization Algorithm on a Low Power Hearing Aid SystemLeibniz-Symposium “Maschinelles Lernen – Intelligente Digitalisierung” Weitere Informationen
    • Gerlach, L.; Payá-Vayá, G.; Blume, H. (2019): The KAVUAKA Hearing Aid ProcessorEuropractice Activity Report 2018-2019 (http://europractice-ic.com) Weitere Informationen
    • Gerlach, L.; Payá-Vayá, G.; Blume, H. (2018): Real-Time Implementation of a GMM-Based Binaural Localization Algorithm on a Low Power Hearing Aid SystemTag der Fakultät - Die akademische Jahresfeier Weitere Informationen
    • Gerlach, L.; Seifert, C.; Payá-Vayá, G.; Blume, H. (2018): Real-Time Implementation of a GMM-Based Binaural Localization Algorithm on a Low Power Hearing Aid SystemWirtschaftsempfang der UVN und der Leibniz Universität Hannover Weitere Informationen
    • Gerlach, L.; Karrenbauer, J.; Payá-Vayá, G.; Blume, H. (2019): Real-Time Implementation of a GMM-Based Binaural Localization Algorithm on a Low Power Hearing Aid SystemWirtschaftsempfang der UVN und der Leibniz Universität Hannover Weitere Informationen
    • Gerlach, L.; Karrenbauer, J.; Payá-Vayá, G.; Blume, H. (2019): High-Performance, Low Power digital hearing aid ASIP/ASICTensilica Day—Trends in Modern Design of Configurable Processors 2019, Hannover, Germany
    • Blume, H.; Payá-Vayá, G.; Karrenbauer, J.; Benndorf, J.; Blawat, M. (2020): SmartHeaP - Smart Hearing Aid Processor - Ein industrielles Translationsprojekt für digitale HörhilfenUnimagazin : Forschungsmagazin der Leibniz-Universität Hannover, Ausgabe 01|02 2020 Weitere Informationen
      DOI: 10.15488/9973
      ISSN: 1616-4075 - ISSN 0943-5107
    • Blume, H.; Payá-Vayá, G.; Gerlach, L. (2020): KAVUAKA Chip Design für digitale HörhilfenUnimagazin : Forschungsmagazin der Leibniz-Universität Hannover, Ausgabe 01|02 2020 Weitere Informationen
      DOI: 10.15488/9966
      ISSN: 1616-4075 - ISSN 0943-5107

    Buchbeiträge

    • Payá-Vayá, G.; Langerwerf, M.; Pirsch, P. (2005): RAPANUI: Rapid Prototyping for Media Processor Architecture ExplorationSAMOS V Workshop 2005, Timo D. Hämäläinen, Andy D. Pimentel, Jarmo Takala, et al., Springer, Berlin Heidelberg (32-40)
      DOI: 10.1007/11512622_5
      ISBN: 354026969X
    • Mentzer, N.; von Egloffstein, N.; Krüger, L.; Payá Vayá, G.; Blume, H. (2017): Self-Calibration of Wide Baseline Stereo Camera Systems for Automotive ApplicationsTowards a Common Software/Hardware Methodology for Future Advanced Driver Assistance Systems - The DESERVE Approach Weitere Informationen
    • Giesemann, F.; Payá Vayá, G.; Blume, H.; Limmer, M.; Ritter, Werner R. (2017): Deep Learning for Advanced Driver Assistance SystemsTowards a Common Software/Hardware Methodology for Future Advanced Driver Assistance Systems - The DESERVE Approach Weitere Informationen
    • Badstübner, F.; Ködel, R.; Maurer, W.; Kunert, M.; Rolfsmeier, A.; Perez, J.; Giesemann, F.; Payá Vayá, G.; Blume, H.; Reade, G. (2017): The DESERVE Platform: A Flexible Development Framework to Seemlessly Support the ADAS Development LevelsTowards a Common Software/Hardware Methodology for Future Advanced Driver Assistance Systems - The DESERVE Approach Weitere Informationen

    Bücher

  • Forschungsprojekte

    Prozessorarchitekturen

    • RAPANUI - Rapid-Prototyping for Media Processor Architecture Exploration
      Entwurf, Implementierung und Evaluation einer Prototyping-basierten Entwurfsmethodologie für Prozessorarchitekturen der digitalen Signalverarbeitung.
      Leitung: Jun.-Prof. Dr.-Ing. G. Payá-Vayá
      Team: M. Sc. Florian Giesemann
      Jahr: 2014
    • Hearing4All
      Das Verbundprojekt Hearing4all an dem das IMS-AS in mehreren Teilprojekten beteiligt ist, ist eines der Exzellenzcluster-Projekte des Bundes. Im Rahmen dieses interdisziplinären Projektes wird das IMS-AS hochperformante und verlustleistungsoptimierte Prozessorarchitekturen für elektronische Hörsysteme wie Cochlea-Implantate oder Hörgeräte erarbeiten.
      Leitung: Prof. Dr.-Ing. H. Blume, Jun.-Prof. Dr.-Ing. G. Payá-Vayá
      Team: M.Sc. C. Seifert, Dipl.-Ing. L. Gerlach
      Jahr: 2015
      Laufzeit: November 2012 - Dezember 2018
    • Stochastic Processor
      Stochastische Berechnungsmechanismen sind in jüngster Zeit als vielversprechender Ansatz für den Entwurf energieeffizienter integrierter Hardwaresysteme bekannt geworden. Sie berücksichtigen die Fähigkeit vieler Anwendungen (z.B. Computer Vision) einen Rechengenauigkeitsverlust zu tolerieren. Statt des Entwurfs von Hardware für worst-case Szenarien mit großen Sicherheitsabständen, können Designer diese Beschränkungen lockern und bewusst Hardwarevariabilität für signifikante Verbesserungen der Berechnungsperformanz und Energievorteile ausnutzen.
      Leitung: Jun.-Prof. Dr.-Ing. G. Payá-Vayá, Prof. Dr.-Ing. Holger Blume
      Team: M.Sc. Moritz Weißbrich
      Jahr: 2015
      Förderung: Deutsche Forschungsgemeinschaft (DFG)
      Laufzeit: Februar 2016 - Januar 2019
    • TETRACOM
      Nowadays, continuous development of digital signal processing applications, e.g., video-based advanced driver assistance systems, are pushing the limits of existing embedded systems and are forcing system developers to spend more time on code optimization. These applications often involve complex mathematical functions like trigonometric, logarithmic, exponential, or square root operations. In particular, these functions can only efficiently be computed on standard general purpose embedded processors, using highly optimized, processor specific arithmetic evaluation software libraries. Another alternative is to extend the embedded processor architectures with a specific hardware accelerator.
      Leitung: Jun.-Prof. Dr.-Ing. G. Payá-Vayá
      Team: Dipl.-Ing. S. Nolting, Dipl.-Ing. L. Gerlach
      Jahr: 2016
      Laufzeit: Januar 2016 - Juli 2016
    • Smart Hearing Aid Processor (Smart HeaP)
      Im Projekt Smart Hearing Aid Processor (Smart HeaP) wird ein neuartiger Hörgeräteprozessor konzipiert, entwickelt und gebaut, der sich trotz seiner einfachen Programmierbarkeit und der drahtlosen Bluetooth-Schnittstelle durch eine geringe Leistungsaufnahme und hohe Rechenleistung auszeichnet.
      Leitung: Prof. Dr.-Ing. H. Blume, apl. Prof. Dr.-Ing. G. Payá Vayá
      Team: Dipl.-Ing. L. Gerlach, M.Sc. J. Karrenbauer
      Jahr: 2018
      Förderung: BMBF
      Laufzeit: April 2018 - April 2021
    • Multi-Energy Harvesting (MEH) - Flexible Plattform für Energiesammelsysteme für die Gebäudeautomation
      Im Rahmen des Projektes wird ein Plattformkonzept für Komponenten intelligenter Gebäudeautomationssysteme entwickelt, das als Grundlage zukünftiger Sensoren und Aktoren der nächsten Generation dient. Charakteristisches Merkmal bei diesem Plattformkonzept ist der besonders geringe Energiebedarf und gleichzeitig die besonders niedrige Versorgungsspannung. Diese Merkmale ermöglichen in Kombination mit dem Energieernten aus unterschiedlichen Quellen (Multi-Energy-Harvester) einen längeren Betrieb mit weniger Batteriezellen im Vergleich zu bestehenden Systemen.
      Leitung: Prof. Dr.-Ing. H. Blume, Prof. Dr.-Ing. B. Wicht, apl. Prof. Dr.-Ing. G. Payá Vayá
      Team: M.Sc. Moritz Weißbrich, M.Sc. Lars-Christian Kähler
      Jahr: 2019
      Förderung: BMBF
      Laufzeit: Oktober 2018 - März 2021

    Analog/Mixed-Signal-Entwurf

    • Multi-Energy Harvesting (MEH) - Flexible Plattform für Energiesammelsysteme für die Gebäudeautomation
      Im Rahmen des Projektes wird ein Plattformkonzept für Komponenten intelligenter Gebäudeautomationssysteme entwickelt, das als Grundlage zukünftiger Sensoren und Aktoren der nächsten Generation dient. Charakteristisches Merkmal bei diesem Plattformkonzept ist der besonders geringe Energiebedarf und gleichzeitig die besonders niedrige Versorgungsspannung. Diese Merkmale ermöglichen in Kombination mit dem Energieernten aus unterschiedlichen Quellen (Multi-Energy-Harvester) einen längeren Betrieb mit weniger Batteriezellen im Vergleich zu bestehenden Systemen.
      Leitung: Prof. Dr.-Ing. H. Blume, Prof. Dr.-Ing. B. Wicht, apl. Prof. Dr.-Ing. G. Payá Vayá
      Team: M.Sc. Moritz Weißbrich, M.Sc. Lars-Christian Kähler
      Jahr: 2019
      Förderung: BMBF
      Laufzeit: Oktober 2018 - März 2021

    Fahrerassistenzsysteme

    • DESERVE - Development Platform for Safe and Efficient Drive
      DESERVE ist ein von der Europäischen Union und vom Bundesministerium für Bildung und Forschung im Rahmen der Technologieplattform ARTEMIS gefördertes Projekt. Ziel ist die Förderung und Entwicklung von Fahrassistenzsystemen, sogenannten Advanced Driver Assistance Systems (ADAS). Diese Systeme sollen den Fahrer bei der sicheren Steuerung eines Fahrzeugs unterstützen. Zu diesem Zweck wird die "DESERVE Plattform" entwickelt, die als Grundlage für zukünftige Entwicklungen von Fahrassistenzsystemen in Europa dienen soll.
      Leitung: Prof. Dr.-Ing. H. Blume, apl. Prof. Dr.-Ing. G. Payá Vayá
      Team: Florian Giesemann, Frank Meinl, Nico Mentzer
      Jahr: 2013
      Förderung: Europäische Union, Bundesministerium für Bildung und Forschung
      Laufzeit: September 2012 - August 2015
    • ASEV
      In diesem Teilvorhaben des vom BMBF geförderten Projektes "Automatische Situationseinschätzung für ereignisgesteuerte Videoüberwachung (ASEV)" wird eine Hardware-Architektur konzipiert, die die schritthaltende Umsetzung der SIFT (Scale Invariant Feature Transform) Merkmalsextraktion ermöglicht. Die SIFT-Merkmale werden zur robusten Objektidentifikation und -verfolgung in einer ereignisgesteuerten, kamerabasierten Überwachung des äußerst sicherheitskritischen Flughafenvorfeldes genutzt. Mit einem Demonstrator am Projektende ist die Leistungsfähigkeit der Architektur im realen Einsatz gezeigt worden.
      Leitung: Prof. Dr.-Ing. H. Blume, Jun.-Prof. Dr.-Ing. G. Payá-Vayá
      Team: Dipl.-Ing. Nico Mentzer
      Jahr: 2014
      Förderung: Bundesministerium für Bildung und Forschung (BMBF)
      Laufzeit: Mai 2010 - April 2013

    Biomedizintechnik

    • Hearing4All
      Das Verbundprojekt Hearing4all an dem das IMS-AS in mehreren Teilprojekten beteiligt ist, ist eines der Exzellenzcluster-Projekte des Bundes. Im Rahmen dieses interdisziplinären Projektes wird das IMS-AS hochperformante und verlustleistungsoptimierte Prozessorarchitekturen für elektronische Hörsysteme wie Cochlea-Implantate oder Hörgeräte erarbeiten.
      Leitung: Prof. Dr.-Ing. H. Blume, Jun.-Prof. Dr.-Ing. G. Payá-Vayá
      Team: M.Sc. C. Seifert, Dipl.-Ing. L. Gerlach
      Jahr: 2015
      Laufzeit: November 2012 - Dezember 2018
    • Smart Hearing Aid Processor (Smart HeaP)
      Im Projekt Smart Hearing Aid Processor (Smart HeaP) wird ein neuartiger Hörgeräteprozessor konzipiert, entwickelt und gebaut, der sich trotz seiner einfachen Programmierbarkeit und der drahtlosen Bluetooth-Schnittstelle durch eine geringe Leistungsaufnahme und hohe Rechenleistung auszeichnet.
      Leitung: Prof. Dr.-Ing. H. Blume, apl. Prof. Dr.-Ing. G. Payá Vayá
      Team: Dipl.-Ing. L. Gerlach, M.Sc. J. Karrenbauer
      Jahr: 2018
      Förderung: BMBF
      Laufzeit: April 2018 - April 2021

    Rekonfigurierbare Architekturen

    • Schaltungsentwurf und physikalisches Design für eine neuartige FPGA-Architektur
      Untersuchung und Validierung der Machbarkeit und der erzielbaren Leistung eines neuartigen Field Programmable Gate Array (FPGA).
      Leitung: Prof. Dr.-Ing. H. Blume, apl. Prof. Dr.-Ing. G. Payá Vayá
      Team: B. Bredthauer, C. Spindeldreier
      Jahr: 2013
      Förderung: Bundesministerium für Bildung und Forschung
      Laufzeit: Mai 2013 - Juli 2014
    • TUKUTURI
      In dem TUKUTURI-Projekt wird die VHDL-Beschreibung einer für ASIC-Synthese optimierten soft core Prozessorarchitektur auf FPGAs übertragen und die Eignung spezieller Funktionseinheiten für spezifische Anwendungen hinsichtlich Performanz und Flächenbedarf untersucht.
      Leitung: Jun.-Prof. Dr.-Ing. G. Payá-Vayá
      Team: M. Sc. Florian Giesemann
      Jahr: 2014
      Förderung: Wege in die Forschung II
      Laufzeit: November 2011 - April 2013