Implementation and Evaluation of a Vector-Co-Processor Unit for Efficient Processing of Video-Based Advanced Driver Assistance Systems

Der aufkommende Bereich der fortgeschrittenen Fahrerassistenzsysteme (ADAS) impliziert komplexe Berechnungen unter harten Echtzeitbedingungen. Die aktuellen Forschungstrendskonzentrieren sich auf erweiterte Szenenanalyse, wobei die sogenannten Convolutional Neural Networks (CNNs) eine State-of-the-art Bild- und Videoerkennungstechnik darstellen. Um mit der enormen Nachfrage nach Rechenleistung Schritt zu halten, stellen parallele Prozessorarchitekturen eine praktikable Lösung dar. Viele kommerzielle Plattformen basierend auf GPUs oder auf CPUs mit parallelen Datenverarbeitungserweiterungen wie SSE für die x86-Plattform. Speziell für den Einsatz im Automobilbereich sind niedrige Kosten und Energieeffizienz jedoch entscheidende Faktoren. Daher ist die Implementierung einer parallelen ASIP-Architektur (Application-Specific Instruction Set Processor) erforderlich.

Basierend auf früheren Arbeiten soll in dieser Arbeit eine bestehende Instruction-Se-Architektur (ISA) für eine Xilinx Virtex-6 FPGA ml605 Plattform implementiert werden. Die ISA wurde allgemein für das Gebiet der fortgeschrittenen Fahrerassistenzsysteme entworfen und insbesondere für die effiziente Berechnung der Szenenklassifikation unter Verwendung von CNNs ausgelegt. Die Architektur soll für den Rechendurchsatz optimiert werden. Daher muss das Prozessor-Design mit tiefen Pipelines ausgestattet werden. Weiterhin muss eine explizite Instanziierung von dedizierten FPGA-Makros verwendet werden, um so das Timing zu optimieren. Die erreichbare Leistungsfähigkeit der implementierten Architektur soll mit dem IMS UEMU Framework evaluiert und mit einem beispielhaften 2D-Faltungsverarbeitungskern verifiziert werden.


Eine gute Dokumentation des Quellcodes ist zwingend erforderlich. Die eingereichten Kopien sowie die Ergebnisse der Arbeiten bleiben Eigentum des Instituts.