Simulationsbasiertes Verfahren zur Schätzung der dynamischen Verlustleistung digitaler Schaltungen

Mit fortschreitender Entwicklung der Herstellungsverfahren integrierter Schaltungen steigt die Verlustleistung der Chips stark an. Dies verursacht zusätzliche Kosten für die Kühlung. Deswegen wird das Thema Poweroptimierung weltweit zunehmend wichtig. In CMOS-Technologien teilt sich die gesamte Verlustleistung integrierter Schaltung auf in statische und dynamische Leistung. Die dynamische Leistung enthält zum einen die Leistung, die durch funktionelle Signalwechsel hervorgerufen wird. Zum anderen beinhaltet sie die Glitch-Leistung, die durch unnötige Signalwechsel aufgrund von Laufzeitunterschieden der Signalpfade hervorgerufen wird. Die Minimierung der Glitch-Leistung kann man auf verschiedenen Design-Ebenen durchführen. Durch SPICE-Simulation kann die Leistung der Schaltung auf niedriger Ebene mit hoher Genauigkeit analysiert werden. Wegen des Rechenaufwands ist die Verwendbarkeit allerdings beschränkt. Die Digitalsimulation findet auf höheren Ebenen statt. Die Standardtechnik auf Gatterebene ist die sog. Timing-Simulation. Es ist allerdings noch eine offene Frage, wie zuverlässig die Timing-Simulation Glitches detektieren kann. In dieser Arbeit soll eine Simulationsumgebung erstellt werden, die auf dem Digitalsimulator ModelSim und Liberty-Bibliotheken basiert. Die Umgebung wird dann dazu verwendet, Beispielschaltungen zu simulieren. Die Ergebnisse sollen mit Timing-Simulation und SPICE-Simulation verglichen werden. Gesucht ist außerdem, eine Metrik für die Dichte der Glitches oder für die Glitch-Leistung.