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Prozessorarchitekturen

TETRACOM

Bild zum Projekt TETRACOM

Leitung:

Jun.-Prof. Dr.-Ing. G. Payá-Vayá

Bearbeitung:

Dipl.-Ing. S. Nolting, Dipl.-Ing. L. Gerlach

Laufzeit:

Januar 2016 - Juli 2016

Kurzbeschreibung:

Nowadays, continuous development of digital signal processing applications, e.g., video-based advanced driver assistance systems, are pushing the limits of existing embedded systems and are forcing system developers to spend more time on code optimization. These applications often involve complex mathematical functions like trigonometric, logarithmic, exponential, or square root operations. In particular, these functions can only efficiently be computed on standard general purpose embedded processors, using highly optimized, processor specific arithmetic evaluation software libraries. Another alternative is to extend the embedded processor architectures with a specific hardware accelerator.

 

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Entwurf einer konfigurierbaren, massiv parallelen Computer-Vision Vektorprozessorarchitektur und einer Abbildungsmethodik für Anwendungen zur Objekterkennung auf eingebetteten Systemen

Bild zum Projekt Entwurf einer konfigurierbaren, massiv parallelen Computer-Vision Vektorprozessorarchitektur und einer Abbildungsmethodik für Anwendungen zur Objekterkennung auf eingebetteten Systemen

Leitung:

Jun.-Prof. Dr.-Ing. Guillermo Payá Vayá

Bearbeitung:

Dipl.-Ing. S. Nolting, Dipl.-Ing. L. Gerlach

Laufzeit:

Mai 2016 - Oktober 2017

Kurzbeschreibung:

Die steigende Komplexität von aktuellen Computer-Vision-Algorithmen für das autonome Fahren, wie z.B. Objekterkennung und Klassifizierung mit Hilfe neuronaler Netze, stellt eine Herausforderung für Automobilzulieferer dar. Das Bereitstellen einer schritthaltenden Verarbeitung (Echtzeitfähigkeit), ist selbst mit aktuellen technischen Plattformen speziell unter der Rahmenbedingung eines sehr geringen Leistungsverbrauchs von wenigen Watt schwer zu erreichen. Ziel dieses Projektes ist der Entwurf eines neuen Ansatzes eines applikationsspezifischen Vektorprozessors füreingebettete und FPGA-Plattformen. Durch die modulare Struktur und Konfigurierbarkeit in Verbindung mit einer besonders für die Implementierung von Automotive-Anwendungen geeigneten Abbildungsmethodikund unter Verwendung neuartiger funktionale Mechanismen soll der bekannte Overhead anderer Plattformen (z.B. GPU) behoben werden. Ein FPGA-basierter Prototyp am Ende des Projektes soll die Leistungsfähigkeit des Vektorprozessorkonzepts für eine ausgewählte Anwendung demonstrieren.

 

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Hearing4All

Bild zum Projekt Hearing4All

Leitung:

Prof. Dr.-Ing. H. Blume, Jun.-Prof. Dr.-Ing. G. Payá-Vayá

Bearbeitung:

M.Sc. C. Seifert, Dipl.-Ing. L. Gerlach

Laufzeit:

November 2012 - Dezember 2018

Kurzbeschreibung:

Das Verbundprojekt Hearing4all an dem das IMS-AS in mehreren Teilprojekten beteiligt ist, ist eines der Exzellenzcluster-Projekte des Bundes. Im Rahmen dieses interdisziplinären Projektes wird das IMS-AS hochperformante und verlustleistungsoptimierte Prozessorarchitekturen für elektronische Hörsysteme wie Cochlea-Implantate oder Hörgeräte erarbeiten.

 

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Stochastic Processor

Bild zum Projekt Stochastic Processor

Leitung:

Jun.-Prof. Dr.-Ing. G. Payá-Vayá, Prof. Dr.-Ing. Holger Blume

Bearbeitung:

M.Sc. Fritz Webering

Laufzeit:

Februar 2016 - Juli 2018

Förderung durch:

Deutsche Forschungsgemeinschaft (DFG)

Kurzbeschreibung:

Stochastische Berechnungsmechanismen sind in jüngster Zeit als vielversprechender Ansatz für den Entwurf energieeffizienter integrierter Hardwaresysteme bekannt geworden. Sie berücksichtigen die Fähigkeit vieler Anwendungen (z.B. Computer Vision) einen Rechengenauigkeitsverlust zu tolerieren. Statt des Entwurfs von Hardware für worst-case Szenarien mit großen Sicherheitsabständen, können Designer diese Beschränkungen lockern und bewusst Hardwarevariabilität für signifikante Verbesserungen der Berechnungsperformanz und Energievorteile ausnutzen.

 

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OPARO

Bild zum Projekt OPARO

Leitung:

Prof. Dr.-Ing. H. Blume

Bearbeitung:

Dipl.-Wirtsch.-Ing. Sebastian Hesselbarth

Kurzbeschreibung:

Bei der Entwicklung von integrierten, programmierbaren Schaltungen rückt zunehmend auch die Optimierung der Verlustleistung und der Temperaturverteilung in den Vordergrund. Diese können bisher aber nur durch sehr zeitaufwendige Simulationen bestimmt werden. Deshalb sollen präzise Modelle zur Bestimmung der Verlustleistung erarbeitet werden und zusammen mit der funtionalen Emulation auf FPGAs abgebildet werden. Durch die Beschleunigung der Verlustleistungsbestimmung und Temperaturverteilung können dann gezielt Optimierungen der Architektur und des Applikationscodes unter Berücksichtigung realer Eingangsdaten vorgenommen werden.

 

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RAPANUI - Rapid-Prototyping for Media Processor Architecture Exploration

 

Leitung:

Jun.-Prof. Dr.-Ing. G. Payá-Vayá

Bearbeitung:

M. Sc. Florian Giesemann

Kurzbeschreibung:

Entwurf, Implementierung und Evaluation einer Prototyping-basierten Entwurfsmethodologie für Prozessorarchitekturen der digitalen Signalverarbeitung.

 

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High Temperature Measurement While Drilling

Bild zum Projekt High Temperature Measurement While Drilling

Leitung:

Prof. Dr.-Ing. H. Blume

Bearbeitung:

Dipl.-Ing. Rochus Nowosielski

Laufzeit:

2012-2014

Kurzbeschreibung:

Das Ziel der Forschungsarbeit ist ein MWD-Prozessorsystem für Bohrwerkzeuge im Einsatz für geothermische Bohrungen in Umgebungstemperaturen bis zu 300 °C. Die Bearbeitung des Projekts umfasst Forschungsaspekte aus den Bereichen des Hardwareentwurfs, der Fehlertoleranz digitaler Systeme und des ASIC-Entwurfs.

 

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