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Verification, Validation and Testing of ASIC Designs

apl.-Prof. Dr.-Ing. Guillermo Payá Vayá

Die Studierenden lernen Techniken zur Verifikation, Validierung und dem Testen von ASIC-Designs kennen. Auf Basis von praktischen Beispielen und aktuellen Entwicklungswerkzeugen werden die Studierenden an Herausforderungen der heutigen Chipentwicklung und Tests herangeführt.

Diese Vorlesung ist neu im Wintersemester 2019/20.
Die Inhalte dieser Seite werden daher laufend aktualisiert.

Vorlesung

Beginn: Wintersemester 2019/20
Umfang: 2 Vorlesungsstunden + 2 Übungsstunde (5 CP)

Termin:
(steht noch nicht fest)

Hörsaalübung

Termin:
(steht noch nicht fest)

Prüfung

Mündliche Prüfung.

Empfohlene Vorkenntnisse

  • Digitalschaltungen der Elektronik (für ET-Studierende)
  • Grundlagen digitaler Systeme (für Informatiker)

Hinweise

Die Vorlesung wird auf Englisch gehalten.
Sie ist für Studierende im Masterstudiengang ausgelegt.

Ansprechpartner für weitere Nachfragen:

apl.-Prof. Dr.-Ing. Guillermo Payá Vayá

Inhaltsverzeichnis

  • Introduction to Verification, Validation and Testing
  • SoC Verification

    • Verification Challenges
    • Approaches to Verification (Formal Verification, Equivalence Checking, Model Checking, Functional Verification, Testbench Generation)
    • Functional Verification and Coverage (Verification Metrics)
    • Verificication Plan
    • Design for Reuse

  • SoC Validation

    • Validation Challenges
    • Test Generation (Different Approaches)

  • SoC Testing

    • Testing Challenges
    • Digital Test Architectures (Digital Logic, Memory, ...)
    • System Test Architectures (incl. self-testing)
    • Low-Power Testing
    • Design for Debug and Diagnossis

Weitere Informationen finden Sie im StudIP.