A Scalable Packet Sorting Circuit for High-Speed WFQ Packet Scheduling

verfasst von

K. McLaughlin, S. Sezer, H. Blume, X. Yang, F. Kupzog, T. Noll

Abstract

A novel implementation of a tag sorting circuit for a weighted fair queueing (WFQ) enabled Internet Protocol (IP) packet scheduler is presented. The design consists of a search tree, matching circuitry, and a custom memory layout. It is implemented using 130-nm silicon technology and supports quality of service (QoS) on networks at line speeds of 40 Gb/s, enabling next generation IP services to be deployed.

Externe Organisation(en)

Queen's University Belfast
Rheinisch-Westfälische Technische Hochschule Aachen (RWTH)

Typ

Artikel

Journal

IEEE Transactions on Very Large Scale Integration (VLSI) Systems

Band

16

Seiten

781-791

Anzahl der Seiten

11

ISSN

1063-8210

Publikationsdatum

07.2008

Publikationsstatus

Veröffentlicht

Peer-reviewed

Ja

ASJC Scopus Sachgebiete

Software, Hardware und Architektur, Elektrotechnik und Elektronik

Elektronische Version(en)

https://doi.org/10.1109/TVLSI.2008.2000323 (Zugang: Geschlossen)