Implementierung und Evaluation eines parametrisierbaren Faltungsencoders und Viterbi-Decoders in VHDL

Heutige Anwendungen elektronischer Systeme setzen vermehrt auf die drahtlose Kommunikation und den Austausch von immer größer werdenden Datenmengen untereinander. Am Institut für Mikroelektronische Systeme werden unter anderem OFDM-basierte Kommunikationssysteme für diese Anforderungen konzeptioniert und evaluiert. Dabei spielt die Vorwärtsfehlerkorrektur der Sendedaten eine wichtige Rolle. Diese sorgt dafür, dass zuverlässig Daten über einen mit Störung behafteten Kanal zu übertragen werden können. Ein gängiges Verfahren für diese Art von Fehlerkorrekturmechanismus ist ein Faltungsencoder auf Senderseite und ein Viterbi-Decoder auf Empfängerseite. 

Ein Faltungsencoder fügt dem Sendesignal Redundanz hinzu um mögliche Übertragungsfehler am Empfänger zu korrigieren. Diese Korrektur geschieht mit Hilfe eines Viterbi-Decoders, welcher durch Berechnung aller möglichen gesendeten Symbolfolgen die auswählt, welche die höchste Wahrscheinlichkeit besitzt. Bei diesem Verfahren lassen sich die Länge des Gedächtnisses, die Art der Wahrscheinlichkeitsberechnung und der Anteil der Redundanz variieren.

In dieser Arbeit soll ein parametrisierbarer Faltungsencoder und zugehöriger Viterbi-Decoder in VHDL implementiert werden, bei dem die oben genannten Eigenschaften zum Zeitpunkt der Synthese eingestellt werden können. Ausgangspunkt der Konzeptionierung ist eine Referenzimplementierung in Matlab, welche als Evaluationsbasis für Hardware-seitige Ergebnisse dient. Nach erfolgreicher Evaluation soll die Echtzeitperformance der Implementierung mit Hilfe einer PXI-Emulationsplattform getestet werden. In dieser lassen sich verschiedene Typen von rauschenden Kanälen modellieren. Zum Abschluss der Arbeit sollen zusätzlich die FPGA-spezifische Kennzahlen extrahiert und verglichen werden.