Implementierung und vergleichende Evaluation von Deep Convolutional Neural Networks auf applikationsspezifischen Hardwarearchitekturen

Am Institut für Mikroelektronische Systeme, Fachgebiet Architekturen und Systeme, werden Hardwarearchitekturen für rechenintensive Bildverarbeitungsalgorithmen aus dem Bereich von Advanced Driver Assistance Systems (ADAS) und Sicherheitstechnik untersucht. Die Eignung einer Rechenplattform, z.B. General-Purpose Prozessoren, Grafikprozessoren, FPGAs oder Prozessoren mit anwendungsspezifischem Befehlssatz (ASIPs, engl.: application-specific instruction-set proccessor), und der korrespondierenden Implementierung wird anhand der Kriterien Leistungsaufnahme, Verarbeitungs-geschwindigkeit und –latenz, sowie Flexibilität, beurteilt.

Algorithmen zur Bildklassifikation, Objektdetektion und semantischen Segmentierung auf Pixelebene sind eine integrale Voraussetzung für zukünftige Systeme des hochautomatisierten Fahrens oder der Situationsanalyse in Überwachungskameras und werden zunehmend mit Hilfe tiefer Neuronaler Netze realisiert. Diese Verfahren klassifizieren anhand von gelernten Merkmalen einzelne Pixel, Bildregionen oder gesamte Bilder und weisen im Vergleich zu anderen Algorithmen eine sehr hohe Qualität, bei stark gestiegenen Anforderungen an die Rechen- und Speicherkapazität auf.

General-purpose Prozessoren sind oftmals nicht leistungsfähig genug, oder zu teuer um die benötigten Neuronalen Netze in Echtzeit zu verarbeiten. Eine Verarbeitung auf Grafikprozessoren ist aufgrund von Beschränkungen in der Verlustleistungsaufnahme ebenfalls in den betrachteten Anwendungsszenarien nicht möglich. Eine Beschleunigung des Algorithmus ist durch applikationsspezifische optimierte ASIP-Architekturen und dedizierte FPGA-Implementierungen in Kombination mit einer Verringerung der Verlustleistung bei eingeschränkter Flexibilität des Algorithmus möglich.

In mehreren Bachelor- oder Masterarbeiten sollen unterschiedliche Architekturen tiefer Neuronaler Netze zur Klassifikation von Pixeln, Objekten oder Bildern aus der Literatur auf spezialisierte ASIPs, DSPs portiert oder FPGA-Implementierungen realisiert werden. In einer Simulation oder Emulation wird die Leistungsfähigkeit der Hardwareplattform evaluiert und ein Design-Space modelliert. Die Architektur des Neuronalen Netzes und Hardwareplattform wird in Abhängigkeit des Umfanges des Arbeit gemeinsam ausgewählt. Unter Umständen kann das Training der Neuronalen Netze hinsichtlich reduzierter Präzision und Komplexität ebenfalls betrachtet werden.