Konzeptionierung und Evaluation eines RISC-Befehlssatzes für die Berechnung von Bewegungsvektoren auf konfigurierbaren ASIPs

Im Rahmen mehrerer Forschungsvorhaben in Kooperation mit namenhaften Firmen der Automobilbranche werden am Fachgebiet „Architekturen und Systeme" dedizierte und programmierbare Architekturen für rechenintensive und echtzeitfähige Bildverarbeitungsaufgaben von Fahrerassistenzsystemen untersucht. Dabei wird ein echtzeitfähiger Demonstrator aufgebaut, der verschiedene, für Fahrerassistenzsysteme typische Aufgaben, wie z. B. die Erkennung sich bewegender Objekte vor der relativ zum Fahrzeug ebenfalls bewegten Straße, realisiert.Bei der Implementierung rechenintensiver Algorithmen für eingebettete Systeme muss regelmäßig untersucht werden, ob eine Abbildung auf handelsübliche RISC-Prozessoren oder eine dedizierte FPGA-Implementierung geeigneter ist. Ein weiterer, in der Industrie zunehmend mit Interesse verfolgter Lösungsansatz sind sogenannte konfigurierbare RISC-Prozessorkerne, wie sie z.B. von der Fa. Tensilica angeboten werden. Diese RISC-Kerne können um angepasste Befehlssätze erweitert werden und so für bestimmte Anwendungen signifikante Geschwindigkeitsvorteile gegenüber Standard-RISCs erreichen. Gleichzeitig wird durch die C/ASM Programmierbarkeit eine hohe Flexibilität im Vergleich zu dedizierten VHDL-Implementierungen gewahrt.Im Rahmen der Abschlussarbeit ist eine angepasste, Hardware-nahe C/ASM-Implementierung eines Motion-Estimation- bzw. Optical-Flow-Algo-rithmus für einen Tensilica-Core zu erarbeiten. Dazu ist zunächst der Algorithmus hinsichtlich spezieller Hardware-Anforderungen zu untersuchen. Dementsprechend ist ein Tensilica RISC-Core um einen angepassten Befehlssatz in der proprietären Befehlssatzbeschreibungs-sprache TIE zu erweitern. Anschließend ist ein Benchmark der Implementierung und des erarbeiteten Befehlssatzes für verschiedene Konfigurationen des Tensilica-Cores (z.B. Anzahl Caches, Anzahl VLIW-Issue Slots) zu durchzuführen. Die Funktionsfähigkeit der Implementierung ist durch Simulation und Emulation auf einem FPGA nachzuweisen.Vorkenntnisse zu Prozessor-Design, konfigurierbaren RISC-Cores (Tensilica), oder TIE werden nicht benötigt! Eine ausführliche TIE-Dokumentation ist vorhanden und die Einarbeitung ist Teil der Aufgabenstellung.