Untersuchung von Fehlertoleranzmechanismen für FPGA basierte Systeme zur Laserfrequenzbestimmung

Am Fachgebiet „Architekturen und Systeme“ des Instituts für Mikroelektronische Systeme werden im Rahmen eines Verbundprojektes Algorithmen der digitalen Signalverarbeitung und Plattformen für die Steuerung und Auswertung von physikalischen Experimenten unter Weltraumbedingungen konzipiert und implementiert. Dabei müssen höchste Anforderungen an die Zuverlässigkeit und Echtzeitfähigkeit der Systeme eingehalten werden. 

Ziel des Verbundprojektes ist der quantenmechanische Test der von Albert Einstein im Rahmen der allgemeinen Relativitätstheorie postulierten Universalität des Freien Falls (UFF). Dabei wird mit der Materiewelleninterferometrie das Prinzip der differentiellen Messung der relativen Beschleunigung zweier atomarer Ensembles, so genannter Bose-Einstein-Kondensate (BEC) angewandt. Ein BEC ist ein Aggregatszustand gleicher Teilchen, die sich im gleichen quantenmechanischen Zustand befinden und mit einer einzigen Wellenfunktion beschrieben werden können. Der Aggregatszustand wird jedoch erst im Nanokelvin Bereich erreicht, so dass für die Erzeugung der BECs unter anderem magneto-optische Fallen (MOT) eingesetzt werden. Die Genauigkeit von Materiewelleninterferometern ist proportional zum Quadrat der Propagationsdauer der BECs durch das Interferometer. Um diese zu verlängern muss die einwirkende Gravitation  so gering wie möglich sein. Daher werden die Experimente unter Schwerelosigkeit in einer Höhenforschungsrakete durchgeführt. Auch der spätere Transfer auf eine Satellitenplattform ist geplant.  

Im Projekt werden FPGA basierte Systeme zur Steuerung und Regelung des physikalischen Experiments eingesetzt. Diese müssen unter den im Weltraum vorherrschenden Bedingungen störungsfrei funktionieren, da jeder Eingriff in die Systeme einen extremen Aufwand bedeutet. Insbesondere durch hochenergetische Strahlung hervorgerufene Fehler, so genannte Single Event Effects (SEE)  sind eine Gefahr für elektronische Systeme, die betrachtet werden muss. 

Es soll  daher ein dediziertes Hardwaremodul für die Fast-Fourier-Transformation konzeptioniert und implementiert werden. Die Parameter Länge der FFT, Bitbreite der Eingangsdaten und Anzahl der Berechnungskerne des Moduls sollen konfigurierbar sein, um die gestellte Latenzanforderung von 100 µs einzuhalten und das Modul gegebenenfalls später anzupassen. Anschließend soll das implementierte Modul in verschiedenen Konfigurationen auf seine Fehleranfälligkeit untersucht werden. Ziel der Untersuchung ist die Härtung des Hardware Moduls gegenüber SEE induzierten Fehlern mit aus der Literatur bekannten Fehlerschutzmechanismen, die an geeigneten Stellen eingefügt werden. Weiterhin soll das mit Fehlerschutzmechanismen erweiterte Hardwaremodul hinsichtlich seiner Fehlertoleranz und dem resultierenden Ressourcenverbrauch evaluiert werden. Die Untersuchung wird mithilfe von Fehlerinjektionsmodulen auf einem FPGA-Evaluationsboards durchgeführt.